平成23年度秋期 応用情報技術者試験 午前 問12

分野:コンピュータ構成要素(プロセッサ・メモリ・キャッシュ・入出力・IoTデバイス)|実際に出題されたIPA過去問題

プロセッサと複数のメモリとを図のように接続した組込みシステムがある。16進数で表記したアドレス2F0番地を読み出したとき,データを出力するメモリはどれか。ここで,デコーダは右の表のとおりに信号出力を行うものとし,データバスなどの信号線は省略している。

問題の図表(IPA公式問題冊子より引用)
図表:IPA公式問題冊子より
  1.  メモリ1
  2.  メモリ2
  3.  メモリ3
  4.  メモリ4
解答・解説を見る

正解:ウ

AI解説

アドレスデコーダは、アドレスバスの上位ビットの組合せを解読し、対応するメモリチップの選択信号(チップセレクト)を出力する回路である。アドレス2F0を2進数にすると0010 1111 0000であり、デコーダに入力される上位アドレスビットの値を表に当てはめると、選択信号が出るのはメモリ3である。したがってウが正解である。 ア: メモリ1は、上位ビットが別の組合せ(より小さいアドレス範囲)のときに選択されるため該当しない。 イ: メモリ2が受け持つアドレス範囲に2F0番地は含まれない。 ウ: 正しい。2F0番地の上位アドレスビットのデコード結果がメモリ3の選択信号に対応し、メモリ3がデータを出力する。 エ: メモリ4が受け持つアドレス範囲に2F0番地は含まれない。 💡 この型の問題は「16進アドレス→2進展開→デコーダ入力に使われる上位ビットを抜き出す→表と照合」の手順で機械的に解く。各メモリの容量からアドレス範囲を割り出す方法でも検算できる。

出典:平成23年度 秋期 応用情報技術者試験 午前 問12 / 独立行政法人情報処理推進機構(IPA)
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。
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