平成26年度春期 応用情報技術者試験 午前 問23
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15MHzの発振器と，内部のPLL1，PLL2及び分周器の組合せでCPUに240MHz，シリアル通信（SIO）に115kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで，シリアル通信のクロック精度は±5％以内に収まればよいものとする。
- ア 1／2^4
- イ 1／2^6
- ウ 1／2^8
- エ 1／2^10
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正解：エ
AI解説
PLL(Phase Locked Loop)は入力クロックを逓倍する回路、分周器は周波数を1/2^nに下げる回路である。15MHzをPLLで逓倍してCPU用の240MHz(15MHz×16)を作り、その経路上のクロック(120MHz)を分周してSIO用クロックを作る。120MHz÷2^10=120MHz÷1024≒117.2kHzで、目標115kHzに対する誤差は約+1.9%と±5%以内に収まるため、分周器の値は1/2^10である。 ア: 1/2^4=1/16では120MHz÷16=7.5MHzとなり、115kHzより桁違いに高く不適である。 イ: 1/2^6=1/64では120MHz÷64=1.875MHzとなり、依然として115kHzを大きく超える。 ウ: 1/2^8=1/256では120MHz÷256≒469kHzとなり、115kHzの約4倍で許容誤差±5%を満たさない。 エ: 正しい。1/2^10=1/1024で120MHz÷1024≒117.2kHz。(117.2−115)/115≒1.9%であり±5%以内に収まる。 💡 「PLL=逓倍、分周器=2^nで割る」と覚える。UARTの115.2kbps系クロックは2のべき乗分周では厳密に作れないため、許容誤差(±5%など)条件が付くのが定番パターンである。
出典：平成26年度 春期 応用情報技術者試験 午前 問23 ／ 独立行政法人情報処理推進機構（IPA）
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。