平成27年度秋期 応用情報技術者試験 午前 問23
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15MHzの発振器と，内部のPLL1，PLL2及び分周器の組合せでCPUに240MHz，シリアル通信（SIO）に115kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで，シリアル通信のクロック精度は±5％以内に収まればよいものとする。
- ア 1／2の4乗
- イ 1／2の6乗
- ウ 1／2の8乗
- エ 1／2の10乗
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正解：エ
AI解説
正解はエ。15MHzの発振器出力をPLL(Phase Locked Loop:位相同期回路,周波数を逓倍する)で逓倍してCPUに240MHzを供給し(15MHz×16倍),その途中のクロック(120MHz)を分周器で落としてSIOに約115kHzを作る。120MHz÷2^10=120,000kHz÷1024≒117.19kHzで,115kHzに対する誤差は(117.19−115)/115≒+1.9%となり,±5%以内に収まるので分周比は1/2^10である。 ア: 1/2^4では120MHz÷16=7.5MHzとなり,115kHzから桁違いに大きく不適である。 イ: 1/2^6では120MHz÷64=1.875MHzとなり,大き過ぎて不適である。 ウ: 1/2^8では120MHz÷256≒468.75kHzとなり,115kHzの約4倍で許容誤差±5%を大きく外れる。 エ: 正しい。120MHz÷2^10=1024分の1≒117.19kHzで,目標115kHzとの誤差約+1.9%は±5%以内に収まる。 💡 PLLは逓倍(周波数を上げる),分周器は2のべき乗で周波数を下げる,という役割を押さえる。計算では「分周後の周波数が目標値の±5%に入るか」を必ず数値で確認する。
出典：平成27年度 秋期 応用情報技術者試験 午前 問23 ／ 独立行政法人情報処理推進機構（IPA）
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。