平成24年度春期 応用情報技術者試験 午前 問24
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15 MHzの発振器と，内部のPLL1，PLL2及び分周器の組合せでCPUに240 MHz，シリアル通信（SIO）に115 kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで，シリアル通信のクロック精度は±5%以内に収まればよいものとする。
- ア 1/2^4
- イ 1/2^6
- ウ 1/2^8
- エ 1/2^10
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正解：エ
AI解説
発振器の15MHzをPLL1で8逓倍して120MHz,さらにPLL2で2逓倍して240MHzをCPUに供給する構成であり,SIO用クロックは120MHzを分周器で分周して作る。120MHz÷2^10=117.1875kHzで,目標の115kHzに対する誤差は約+1.9%となり許容範囲±5%(109.25k〜120.75kHz)に収まる。PLL(Phase Locked Loop)は基準クロックを整数倍に逓倍する回路,分周器は周波数を1/2^nに落とす回路である。 ア: 120MHz÷2^4(16)=7.5MHzとなり,115kHzより桁違いに大きく不適切である。 イ: 120MHz÷2^6(64)=1.875MHzとなり,目標の約16倍で許容誤差を大きく超える。 ウ: 120MHz÷2^8(256)=468.75kHzとなり,目標の約4倍でまだ大きすぎる。 エ: 120MHz÷2^10(1024)=117.1875kHzで,115kHzとの誤差約1.9%が±5%以内に収まるため正しい。 💡 クロック問題は「逓倍で目標CPU周波数を作る→分周で低速クロックを作る」の流れで整理する。2の累乗分周では厳密一致せず,許容誤差の範囲(目標×0.95〜×1.05)に入るかで判定するのがポイント。
出典：平成24年度 春期 応用情報技術者試験 午前 問24 ／ 独立行政法人情報処理推進機構（IPA）
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。