平成30年度春期 応用情報技術者試験 午前 問23
ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15MHzの発振器と，内部のPLL1，PLL2及び分周器の組合せでCPUに240MHz，シリアル通信（SIO）に115kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで，シリアル通信のクロック精度は±5%以内に収まればよいものとする。
- ア 1／2^4
- イ 1／2^6
- ウ 1／2^8
- エ 1／2^10
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正解：エ
AI解説
SIOのクロック精度は115kHzの±5%以内、すなわち約109.25kHz〜120.75kHzの範囲に収まればよい。分周前の基準クロック(問題の回路構成ではPLL2により15MHzを8逓倍して得られる120MHz)をこの範囲に収まるまで2のべき乗で分周すると、120MHz÷2^10=117.1875kHzとなり許容範囲内に収まる唯一の選択肢となる。 ア: 1／2^4で分周すると120MHz÷16=7.5MHzとなり、目標の115kHzから大きく外れ許容範囲(±5%)を全く満たさない。 イ: 1／2^6でも120MHz÷64≈1.875MHzとなり、115kHzに対して桁違いに高く許容範囲を満たさない。 ウ: 1／2^8でも120MHz÷256≈468.75kHzとなり、115kHzの±5%の範囲(約109.25〜120.75kHz)には収まらない。 エ: 正しい。1／2^10のとき120MHz÷1024≈117.19kHzとなり、115kHzの±5%以内(約109.25〜120.75kHz)に収まる。 💡 クロック生成問題は、まず許容誤差の上下限(この場合115kHz×0.95と×1.05)を数値で確定させ、次に候補となる分周比を上から順に計算して範囲に入るものを探す、という手順で解くと迷わない。
出典：平成30年度 春期 応用情報技術者試験 午前 問23 ／ 独立行政法人情報処理推進機構（IPA）
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。
※Web掲載用に表記を一部変更しています。図表はIPA公式問題冊子から引用しています。著作権はIPAに帰属します。